基于 JESD204B 协议ARM+FPGA+AD多板卡多通道同步采集实现方法

0 引言

随着数字化信号处理技术的不断进步，对数字信号的处理已经成为当前大多数工程应用的基本方法。由于模拟信号才是现实生活中的原始信号，为了工程研究实现的可能，需将模拟信号转换为数字信号才能在工程中处理，AD 转换作为模拟信号转换为数字信号的关键环节也成为工程中的重要研究对象[1]。

数据采样转换器的接口经历了从传统 CMOS 接口到差分 LVDS 接口的转变，由于 CMOS 接口速率低限制了初期 AD 采样的速率，差分 LVDS 接口实现了较高数据速率的 AD 采样，但是随着当今 AD 转换器的快速发展，更高的采样速率和更高的通道密度已经成为新的需求，LVDS 接口针对此种情况已经显得有些乏力，为克服这个挑战，JESD204B 接口应运而生。

当前国际上雷达工作方式多种多样，其中阵列雷达对多通道间数据采样的同步性要求比较高，导致了多通道的数据采集成为当前数据采集研究的一条重要分支。

多通道 AD 信号采集板相对单通道 AD 信号转换板来说，除了要衡量 AD 采样的有效位数、动态范围、最大采样率以及输入带宽等一些参数以外，还要衡量多通道间的幅度一致性和相位一致性。

本文描述了一种基于 JESD204B 协议的多板卡的多通道同步采集技术的设计。

1 设计指标

本文设计了 2 块 4 通道信号采集板来验证多板卡的数据同步采集技术。

每块 4 通道信号采集板主要由高速 AD 芯片和现场可编程逻辑器件 FPGA 组成，其中 AD 芯片将外部中频信号转换成数字信号后供给 FPGA 内进行预处理，

FPGA 再将预处理结果传输给下一级目标单元。所设计的部分指标为：

(1)信号采集通道数为 4 路；

(2) 信号采集带宽和中心频率分别为 550MHz ~950

MHz 和 750MHz；

(3)有效位不小于 9.5bit；

(4)信号采样率不小于 1000MSPS；

(5)各通道间幅度一致性不大于 0.5dB(R.M.S)；

(6)各通道间相位一致性不大于 5°(R.M.S)。

2 设计过程

2.1 设计原理

在比较多种 ADC 芯片后，选择了 ADI 公司的

AD9680-1000，该芯片最大分辨率为 14bit，最高采样率为 1GSPS，无杂散动态范围为 80dBc(fIN=1GHZ)，支持高速 2 通道 JESD204B 串行输出。AD9680-1000 可对高达第二奈奎斯特区的宽带模拟信号进行采样，满足对

550MHz~950MHz 范围内信号进行无失真采样的需求。

为了实现多板卡间多通道 AD 芯片的同步需求，经比较选取了 TI 公司的 LMK04828 时钟芯片，该芯片具有 较 低 的 均 方 根 抖 动 ， 支 持 目 前 流 行 的 JEDEC

JESD204B 协议，最高可达 14 对差分 Device Clocks(含 7

对 SYSREF Clocks)，可满足实现多板卡间多通道同步采集的需求。

多板间多通道 AD 芯片的同步实现原理如图 1 所示。

图 1 实现了 2 块 4 通道 AD 板卡的同步数据采集。

采用其中一块 AD 板卡作为主板发出控制信号以及时钟基准信号到另一块作为从板的 AD 板卡，进而实现了多板卡间的多通道同步采集。

2.2 时钟信号

对主板而言，板上采集时钟以及处理时钟均是由主板上 LMK04828 时钟芯片产生，所有时钟都具有固定的相位关系。对从板而言，板上采集时钟以及处理时钟均是由从板上 LMK04828 时钟芯片产生，所有时钟都具有固定的相位关系，同时，从板上 LMK04828 时钟芯片接收主板上 LMK04828 时钟芯片产生的时钟信号以及触发信号，进而从板上 LMK04828 时钟芯片和主板上

LMK04828 时钟芯片所产生的时钟也具有固定的相位关系。最终，两块板卡上的所有时钟均具有固定的相位关系，为实现多板卡的多通道同步采集提供了可能。

2.3 SYSREF 信号

采用 JESD204B 技术实现多通道 AD 芯片的延迟和同步采集，SYSREF 信号是非常重要的。SYSREF 信号的产生需满足两个需求：相对于器件时钟的建立以及保持时间，并且需要以适当的频率运行。通常对于较低速的

ADC 芯片来说，SYSREF 信号建立及保持时间是比较容易满足的，对于速度较快的 ADC 芯片而言，较高的器件时钟速率减小了 SYSREF 信号的建立及保持时间，此时可能就需要进行必要的动态延迟调节以满足在不同条件下的定时需求。

SYSREF 既可以为连续信号，也可以为间歇性信号，其频率必须等于本地多帧时钟频率或者本地多帧时钟频率的整数分频。

SYSREF 的值可由式(1)确定，式(1)中 fBITRATE 为 JE

SD204B 传输中串化器 / 解串器的位速率，

K 为每个多 帧的帧数，F 为每帧的 8 位字数，n 为任意正整数[2]。

2.4 同步数据接收流程

多板卡的多通道同步采集工作流程如图 2 所示。设备上电后首先配置两块板卡上的各芯片，如 FPGA 芯片、

LMK04828 芯片以及 AD 芯片等等，两块板卡配置完成后首先由主板卡发出时钟基准信号和同步触发信号，从板卡收到同步触发信号和时钟基准信号后完成 2 块板卡间的同步时序，最终实现多板间的多通道同步采集。

印制板设计

(1) 印制板设计时最好对 AD 工作区域单独划分出一块干净完整的区域，提供独立的地平面，尽量减少周围电路干扰，提高 AD 转换性能[3]；

(2)严格避免 AD 采样时钟线过长，以防传输线效应产生，同时要保证 AD 采样时钟质量；

(3)JESD204B 数据线传输速率可达 10Gbps，需保证数据线传输线周围相对干净，比如禁止布局晶振或者数字电源芯片等。

4 设计结果

多通道 AD 数据采集板的转换所得的数据首先会录取到 FPGA 内进行数字信号处理，基于此，本文所设计的多通道 AD 数据采集板的各项指标最终是从 FPGA

录取到的采集数据测试计算后所得。

图 3 所示为借助 Xilinx 公司的设计工具 Vivado

2016.4 获得的主板卡的四通道 AD 采集后录取到 FPGA

的部分原始数据，通过对所得原始数据进行分析计算可以得到主板卡的四通道 AD 数据采集板各种设计指标。

同理可以获得从板卡的四通道 AD 数据采集板各种设计指标。

5 结束语

本文设计的基于 JESD204B 协议的多板卡的多通道同步采集已经成功使用，实际所测多板卡间的多通道的幅度一致性小于 0.5dB(R.M.S)，相位一致性小于 5°(R.

M.S)，两块板卡上的 AD 转换有效位数为 9.4bit，可以满足设计需求。

本文提供了一种基于 JESD204B 协议实现多板卡间的多通道同步采集设计的思想，理论上可以方便地实现更多板卡间的多通道同步采集。